从FinFET到CFET：imec提议1nm器件新架构

imec 研究者职员发现了有关“二者之间 FET”的新发现，这是一种适用于 1nm 逻辑系统其设计端口及以上端口的有吸引力的元件框架。

在 forksheet 场效应二极管 (FET) 中所，nFET 和pFET 被自带到相同的形态中所，并由导电壁紧靠。这种方法导致金属在夹角窄至 16 nm，这对于具有低颗卫星颇离地的颇高稳定性三组其设计来时说太低了。

imec研究者职员在其2022 年 VLSI 论文中所凸显了这一挑战，介绍了一种二者之间 FET (CFET) 框架。他们还通报了加以改进的传统工艺步骤如何使排序 CFET 比单片CFET 愈来愈有前景。值得注意的是，该团队忽视这种叉板元件框架可能会将基体片二极管系列的可用性扩大 1 nm 及以上的逻辑端口。

从 FinFET 到 nanosheet 到 forksheet 再行到 CFET 的演变。

从对称 FET 到FinFET 的过渡阶段

由于从对称 FET 过渡阶段到FinFET，二极管重量减少了，而稳定性却提颇高了。这种演变是必要性的，因为对称 FET 的稳定性在闸极长度减少时开始下降。FinFET最大限度维持扩展路径。

在 FinFET 中所，源极和漏极间的连通是 Fin 的多种形式。水闸缠绕在这个连通周围，从连通的三个下方施加颇离地集中所。这种方法消除了对称 FET 饱受的短沟道效应。此外，愈来愈颇高的鳍片颇离地允许在相同第一区域内愈来愈颇高的元件驱动电流。

然而，随着系统其设计规模超过 5 nm，Fin 形态无法提供充足的静电颇离地集中所。

imec 的扩展障碍解决建议：Forksheet 框架

为了构建全面性的纹理，imec 引入了一种向上切开的基体片形态，其中所闸极完全包上在连通周围。据时说这种框架提供了超卓的颇离地集中所和愈来愈好的三维体积产于。

Forksheet 元件是向上切开基体片的延伸。在这里，基体片由三闸极叉形形态颇离地集中所，这是通过在 p 和 nFET 元件间引入介电壁来构建的。隔离允许愈来愈紧密的 n 到 p 夹角和愈来愈颇高的稳定性。隔离还将标准三组的颗卫星颇离地扩大 4T，这理论上四个三组内支架可以充分利用标准三组颇离地的范围。

然而，金属在夹角的 n 第一区和 p 第一区间的夹角低至 16 nm，这对于 4T 颗卫星颇离地三组其设计来时说太窄了。为了最大化沟道长度和驱动电流，imec研究者职员明确提出了 CFET 框架。

单片与排序二者之间 FET

研究者职员探索了两种可能的自带建议来构建向上切开：单片和排序。在 CFET 框架中所，n 和 p 元件向上切开在一起，消除了标准三组颇离地的 np 夹角。

基体片、叉片 (FS) 和 CFET（单片和排序）的闸极截面积。

单片 CFET 流发生在三个部分：顶端连通的比如时说植被、中所间层的溶解以及上部连通的比如时说植被。这种步骤比排序步骤愈来愈多样，因为它会产生颇高纵横比 (HAR) 向上形态，需要全面性的图案化。

在排序制造步骤中所，顶端元件被加工到触点。然后，使用晶圆对晶圆键合系统其设计在其上部创建一个覆盖矽层。再行次，自带顶层装置。这个过程愈来愈简单，因为可以以二维方式另行处理顶级装置。

3D 排序切开装置

这些过程中所的每一个都有其灵活性和缺点。在 2022 年VLSI 论文中所，imec 研究者职员明确提出了 4T 标准三组其设计中所单片 CFET 与排序 CFET 的功率稳定性面积效益(PPAC) 评核。他们还评核了排序 CFET 的不同层集中于传统工艺。

从理论到实施

imec通报时说，从效益角度来看，矽制造商 SOITEC 提供了一种很有前途的层集中于传统工艺——一种举例来时说低压“智慧切开”步骤的传统工艺。它使用在低压下分裂的工程体供体晶圆。研究者职员发现，在概念验证层集中于当用的顶层装置从减低的电器稳定性中所稳定下来。

SOITEC 低压智慧切开层传输步骤示意图。

imec逻辑 CMOS 微缩计划案主管 Naoto Horiguchi 凸显，虽然这种框架是真正的 CFET 框架，但它不是真正的 CFET 构建，因为顶端元件中所没有金属在互连层。

他声称，imec 的测试工具展示了“加以改进的层传输作为排序 CFET 和其他 3D 排序切开构建的关键模块”。在未来的研究者中所，imec 通报时说，研究者职员将致力于构建真正的排序CFET。

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